2025年綜測題《鍵控調頻連續脈衝發生器》
設計製作一個由鍵控（4檔）調節頻率的連續脈衝發生器，如圖所示大學。
一、約束條件
1、一片LM324ADR四運算放大器晶片（綜合測評板上自帶）大學；
2、一片SN74LS00DR四與非門晶片（綜合測評板上自帶）大學；
3、賽區提供：電阻（含可調）、電容、普通二極體等（數量不限、引數不限）大學；
4、賽區提供±5V直流電源大學。
二、設計任務及指標要求
利用綜合測評板和若干電阻（含可調）、電容元件、普通二極體等元件，設計製作電路：當按鍵分別接A、B、C、D時，將鍵控轉換為對應的控制電壓（要求控制電壓絕對值分別為0.8、1.6、2.4、3.2V），控制產生不同頻率的連續脈衝訊號輸出，輸出脈衝為標準TTL電平，最低頻率≥1kHz，頻率調節間隔≥500Hz，輸出脈衝的佔空比在20%至80%之間連續可調大學。
三、說明
1、綜合測評應在模電或數電實驗室進行，實驗室提供常規儀器儀表和工具大學。
2、LM324ADR和SN74LS00DR晶片資料手冊隨綜合測評板一併提供大學。
3、參賽隊應在理論設計基礎上進行作品製作與實驗除錯，理論設計（報告）佔3分，作品實現佔27分，其中各部分（見參考電路）分值分配如下表大學。為便於測試，各單元電路均應設定並標記相應的測試端子。
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4、不允許在測評板上增加使用IC晶片，如果增加晶片則按0分記大學。
5、不允許在測評板上增加使用BJT、FET管，如果增加則按3分/只扣分大學。
6、原則上不允許參賽隊更換測評板，如果損壞測評板只可更換一次並扣10分；如果損壞板上晶片不更換測評板，則每更換一塊晶片扣5分大學。
分析與設計
題目已經給出了詳細的結構圖，下面對每個部件進行詳細分析大學。
一、4-2編碼器大學。
這個部件考察數位電路大學。設其輸出為B1B0，且鍵控輸入A對應輸出00，B對應01，C對應10，D對應11，則真值表與卡諾圖如下，卡諾圖中未標輸出的是不會出現的項，可以隨意圈。
通常在卡諾圖中圈1（紅色圈），但是考慮到74LS00是個與非門，圈0比較合適，改用綠色圈大學。那樣就有編碼器電路如下。其中利用了TTL電路輸入懸空就是1的特點，如果用的是CMOS電路（例如用74HC00），就需要在輸入端接入上拉電阻。
二、簡易DAC大學。
通常的DAC電路採用R-2R電阻網路大學。那個網路的優點是隻要兩種阻值的電阻就可以構成任意位數的DAC。但是對於這個題目，DAC的輸入只有2位，所以完全不需要那麼複雜，只要簡單地用兩個電阻構成加法器的權電阻即可。
但是這裡有另一個問題需要考慮，就是DAC的輸入是74LS00的輸出，是一個TTL電平，其低電平大約是0.1~0.3V，高電平大約是3~3.5V，均與器件本身以及外界負載有關大學。而題目要求DAC有一個線性輸出，其線性關係表現為當輸入為00~11時輸出為0V~2.4V，每個STEP為0.8V，所以要在加法器中設定偏置電路抵消TTL低電平的影響。一個可行的DAC電路如下：
此電路中，運放、R1、R0與R2構成反相加法器，運放同相端透過R3接地，在其上疊加了一個參考偏置電壓Vr大學。
可以寫出上述電路的輸出電壓表示式如下大學：
VB1、VB0是2-4編碼器的輸出電壓大學，可以寫為
其中Dn是數字量輸出，1或者0大學。VOH、VOL分別是TTL電路的輸出高電平與輸出低電平。
將此電壓表示式代入前述加法器的輸出電壓表示式大學，有
調整Vr大學，使得上式中後面的項為0，則
令R0=2R1，則兩個數字量的權重比為2:1大學。根據題目要求的|VO|值，再透過資料手冊或實測得到74LS00的輸出高電平VOH與低電平VOL，可以計算上述電路中的各電阻值。
實際除錯中透過調整R5與R2，可以滿足題目對於整個DAC的要求大學。
三、壓控振盪器大學。
這個壓控振盪器的結構已經在題目中給出大學。若要求其輸出頻率與控制電壓完全線性，通常要用控制電壓產生兩個正負電流源，然後用施密特觸發器的輸出控制其中哪個對積分器積分，那樣積分器的輸出將是一個三角波，其頻率與控制電壓成正比，通常稱為VFC（電壓-頻率轉換器）。
但在這個題目中，約束條件是隻能使用一片4運放，且不能使用電晶體，所以沒辦法實現線性控制大學。實際上題目也沒有要求線性控制，只是要求最低頻率不小於1kHz，每個步進間隔不小於500Hz即可。這時的解決方案如下圖：
其中第一個運放構成反相積分器，第二個運放構成同相滯回比較器（注意其輸入端的極性是正反饋），二極體與R10構成積分電路的電容放電迴路，R11構成起始頻率偏置電路大學。
這個電路的工作過程是：前級（2-4編碼器）輸出一個負電壓，透過R7對C1反向充電，積分器的輸出為一個正向的斜坡電壓（鋸齒波的上升段）大學。當積分輸出達到比較器的正閾值後，比較器翻轉後輸出高電平，二極體導通，比較器輸出對電容正向充電，使積分器的輸出迅速下降（鋸齒波的下降段）。到達比較器的負閾值後，比較器再次翻轉，二極體截止，開始下一次積分。
只要R10足夠小，則透過二極體向電容充電的時間就足夠短，振盪器的頻率大致上就由鋸齒波的上升時間確定大學。
這裡有一點要注意的是：理論上R10的值越小越接近理想狀態，但是實際取值是要考慮運放的輸出能力大學。LM324的最大向外輸出電流（Source）大概只有30mA，設計時必須注意這個限制。
從比較器開始計算這個電路大學。比較器中的放大器工作在開環狀態，其輸入端是R8左側，輸出是運放的輸出端。設運放的開環輸出上限為VO+，下限為VO-，則比較器輸入端的兩個反轉閾值分別為
由於此比較器的輸入就是前面積分器的運放輸出，考慮到運放正負輸出的不對稱等因素，為了避免由於前級輸出受限而達不到後級的翻轉閾值導致振盪器停振，此比較器的輸入翻轉閾值應該比運放的輸出極限值小一些，可以令R8/R9=1/2~2/3大學。確定了這個比例就可以確定比較器輸入端的兩個翻轉閾值VTH+和VTH-。
控制電壓就是前面的DAC的輸出VO，是一個負電壓大學。這個負電壓輸入時，積分輸出是鋸齒波的上升斜坡，其上升時間為
題目要求每個step頻率變化大於500Hz大學，即其週期小於2ms，而VO的step為0.8V，所以就有
考慮到實際輸出中還有鋸齒波下降沿，上述公式中右側的上升時間還可以取得更小一些，例如取1.5ms大學。這樣在確定了比較器的兩個輸入翻轉閾值以後，就可以確定R7與C1的值。
由於題目要求在第一個step時的輸出頻率大於1kHz，所以設定R11提供偏置電流，使得在輸入控制電壓為0時的輸出頻率大於500Hz大學。據此可以確定R11的值。
四、佔空比調節與輸出電平匹配大學。
題目要求最後的輸出為矩形波，輸出電平符合TTL電平要求，佔空比20%~80%連續可調大學。下圖是符合這些要求的電路：
其中運放工作在比較器狀態大學。R13>>R12，形成一個輕度的滯回，用於避免噪聲的影響。R14~R16形成比較電壓，改變此電壓可以改變輸出佔空比。由於運放的輸出不符合TTL電平，所以最後用兩個閘電路作為輸出電路。R17與二極體是鉗位電路，當運放輸出負電壓時將閘電路的輸入鉗位在-0.7V左右。
將上述所有電路連線就得到了本題的解，正好將4個運放、4個與非門全部用完大學。
這個電路在製作的時候要注意的是：運放的電源位正負5V，與非門的電源是+5V，一定不能搞錯大學。另外，這些器件隨封裝的不同其引腳也有不同，接線時一定要仔細核對。
來源大學：電子工程世界論壇（EEWorld） 作者：gmchen
