如果有人說，一塊晶片裡的電晶體數量暴漲55%，功耗反而暴跌六成，你的第一反應大機率是這人在做夢論文。
畢竟過去半個世紀，半導體行業有一條被焊死的鐵律：電晶體越密，發熱越猛論文。
從英特爾到臺積電，從手機到超算，所有工程師都在和這條規律死磕，散熱膏越塗越厚，風扇越轉越響，筆記本鍵盤越來越燙大腿論文。
但華為9月4日更新的這篇論文，把桌子掀了，尤其是對於花粉來說，未來的使用體驗方面可能會變得不同論文。
詳細來說，何庭波這篇關於韜定律的論文核心就講了一件事，那就是華為把晶片從平房改成了疊墅，結果不僅沒燒起來，反而涼得離譜論文。
麒麟2026作為首款用上LogicFolding（邏輯摺疊）的移動SoC，電晶體密度從上一代的1.55億顆每平方毫米，直接幹到2.38億顆，單代提升55%論文。
這個幅度，按傳統路線得磨三年，但更離譜的在後面，同等效能下，NPU功耗暴降66%，GPU降58%，CPU效能核降41%論文。
功率密度不是小幅最佳化，是斷崖式下跌，NPU的功率密度直接掉了73%，相當於你家房子面積大了55%，空調電費反而省了三分之二，熱力學老師看了想報警論文。
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其次，何庭波在論文裡給了一個極其樸素、卻直擊本質的解釋：晶片的絕大部分能耗，根本不是花在幹活上，而是花在跑來跑去上論文。
現代晶片裡，電晶體本身的開關計算，只佔能耗的一小部分，真正吃電的大頭是資料訊號在晶片內部成千上萬條金屬走線裡的傳輸論文。
訊號跑得越遠，互連電容越大，浪費的電就越多，這種情況跟上班族一樣，工位上幹活沒多累，早晚通勤才要命論文。
傳統平面晶片，電路全攤開在一層，訊號走線動輒幾百微米甚至幾毫米，華為的思路是把長距離的水平走線，摺疊成上下層之間的垂直短跳論文。
實測資料顯示：典型核心佈線長度減少20%，關鍵路徑最長縮短70%，其中一個處理模組的時鐘佈線縮短28%，時鐘緩衝器從43600個砍到19000個論文。
走線短了，電容降了，電壓就能往下壓，麒麟2026的NPU在維持29 TOPS算力不變時，電壓從0.85V壓到0.55V，動態功耗和電壓平方成正比，這一刀下去，功耗直接腰斬再腰斬論文。
能夠達到如今地步，華為的實力不容小覷，一方面，麒麟2026只對收益明顯的關鍵路徑動手，配合熱感知佈局，刻意讓高溫模組和低溫模組交錯排布，避免發熱大戶上下層疊疊樂形成熱點論文。
另一方面，論文裡專門提到DSP模組的翻車：功耗降了25%，但面積縮減40%，單位面積功率密度反而漲了24%論文。
這說明堆疊技術本身不保證低溫，麒麟2026的涼是工程師刻意把摺疊賺來的餘量拿去降壓降頻的結果，如果不加約束地拉滿效能，功率密度照樣可以爆表論文。
換句話說，摺疊給了你時間和能量的餘票，你可以選擇換低溫，也可以選擇換效能，麒麟2026的Turbo模式，NPU能飆到70 TOPS，比前代高141%，這時候溫度自然也不會客氣論文。
迪子覺得這樣也不錯，對於效能黨來說，完全可以使用效能模式來遊玩遊戲，對於普通使用者來說，日常使用體驗也會很舒適論文。
值得一提的是，目前的華為已經開始打造採用主動散熱風扇的機型了，相信搭載到新款晶片上的效能表現會更好論文。
另外要說的是論文，三年前當華為因為EUV限制無法繼續推進製程微縮時，幾乎所有人都認為中國晶片的高階路線到頭了，摩爾定律走到物理極限，靠不了先進光刻機，還能怎麼辦？
華為的答案是既然把電晶體做小這條路被堵死，那我乾脆不追求做小了，我不縮電晶體，我縮的是訊號傳輸時間——τ（韜）論文。
這個叫韜定律的東西本質上就是把半導體工業過去五十年的執念，從結構轉向了資訊，電晶體數量可以堆，但堆的方式從平面攤大餅，變成垂直蓋樓，把晶片做成多層矽片疊起來，用混合鍵合做電梯，5000萬根垂直互連，1.5微米的鍵合間距論文。
而且這個節奏已經排到了未來三年：鍵合間距縮到720奈米，垂直互連超2億根，CPU頻率目標5GHz以上論文。
最諷刺的是，全球半導體行業在過去幾年其實都在暗中轉向類似方向，臺積電、英特爾、三星都在研發3D封裝、混合鍵合，只是沒人像華為這樣，把它從先進封裝的配角，硬生生拔高成了器件級製造的主線論文。
所以這篇論文最狠的地方不是那些亮眼的資料，而是一個隱含的宣告：當把電晶體做小的物理大門緩緩關閉時，一扇新的門已經被踹開了，踹門的人，不在矽谷論文。
對此，大家有什麼想表達的嗎？一起來說說看吧論文。
